DIV32U.vhd

概要

符合無し32bit/32bitの割り算をするVHDL回路
(genericにて、DAT_SIZE = 32bitとしているので可変させて使用可能)
※川島が趣味で設計したモジュール。自己責任で使用する事を許可します。(^^;

入出力仕様

全て正論理処理です。 
入力
	RESET		非同期RESET

	SYSCLK		システム同期クロック

	DIVIDEND	割られる値

	DIVISOR		割る値

	START		演算開始 (SYSCLKに同期した1パルスを入力すると演算が開始される)

出力
	STOP		演算が終了していると'1'

	DATQ		DIVIDEND / DIVISOR (商)

	DATM		DIVIDEND % DIVISOR (余り)

シミュレーション波形

501 / 5 = 100(1):64H(1H) の演算時の波形。

処理時間は、
34clock = Start(1clock) + Load(1clock) + 演算(32bit=>32clock)
と、なります。
SYSCLKが48MHzならば約0.7usの処理時間。

File's

参考

履歴